加法器实验报告
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2024-07-10
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加法器实验报告
篇一：加法器实验报告
实 验 _＿一＿＿
【实验名称】
1位加法器
【目的与要求】
1. 掌握 1 位全加器的设计 2. 学会 1位加法器的 展扩
【实验内容】
1. 设计 1位全加器
2. 将1位全加器 展扩 为 4 位全加器 3. 使4位的全加器能做加减法运算
【操作步骤】
1. 1 位全加器的设计
（1 ） 写出 1位全加器的真 表值
（2 ） 根据真 表写出表达式并化值 简
（3 ） 画出 路逻辑电
（4 ） 用 quartusII 进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴
于此
（5 ） 如果 路 正确，将 路 行封装以用于下一个电 设计 该电 进 环节 2. 将1位全加器扩
展为 4位全加器
（1 ） 用 1位全加器 展扩 为 4位的全加器，画出 路电 图
（2 ） 分 用两个别4位 的正数和 数 加法器的正确性（注意 两补码 负 验证 这
个数之和必须在 4位 的数的范 内， 两个数包括符号在内共补码 围 这 4位），用
quartusII 进行功能仿真并对仿真结果进行截图。
3. 将4位的全加器改 可 行进为 进 4位加法和减法的运算器
（1 ） 在 4位加法器的基 上， 路 行修改，使 路不 能 行加础 对电 进 该电 仅 进
法运算而且还能进行减法运算。画出该电路
（2 ） 分 用两个别4位 的正数和 数 路的正确性（注意两个补码 负 验证该电
数之和必须在 4位 的数的范 内），用补码 围 quartusII 进行功能仿真并对仿真结果进
行截图。
【附录】
篇二：加法器的基本原理实验报告
一、实验目的
1、了解加法器的基本原理。掌握组合逻辑电路在 Quartus Ⅱ 中的图形输入方法及文
本输入方法。
2、学习和掌握半加器、全加器的工作和设计原理
3、熟悉 EDA 工具 Quartus II 和Modelsim 的使用，能够熟练运用 Vrilog HDL 语言在
Quartus II 下进行工程开发、调试和仿真。
4、掌握半加器设计方法
5、掌握全加器的工作原理和使用方法
二、实验内容
1、建立一个 Project。
2、图形输入设计：要求用 VHDL 结构描述的方法设计一个半加器
3、进行编译，修改错误。
4、建立一个波形文件。（根据真值表）
5、对该 VHDL 程序进行功能仿真和时序仿真 Simulation
三、实验步骤
1、启动 QuartusⅡ
2 、建立新工程 NEW PROJECT
3、设定项目保存路径＼项目名称＼顶层实体名称
4 、建立新文件 Blok Diagram/Schematic File
5、保存文件 FILE /SAVE
6、原理图设计输入
元件符号放置通过 EDIT_>SYMBOL 插入元件或点击图标
元件复制
元件移动
元件转动
元件删除
管脚命名 PIN_NAME
元件之间连线（直接连接，引线连接）
7、保存原理图
8 、编译： 顶层文件设置，PROJECT_>Set as Top_Level
开始编译 processing_>Start Compilation
编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程
（assembler） 序分析（时Classical Timing Analysis）4个环节，而这 4个环节各自对
应相应菜单命令，可单独发布执行也可以分步执行
9 、逻辑符号生成 FILECreat/_update_>create Symbol File forCurrent File
10 、仿真
建立仿真 wenjian
添加需要的输入输出管脚
设置仿真时间
设置栅格的大小
设置输入信号的波形
保存文件，仿真
功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：
1TOOL/SIMULATOR TOOL,在SIMULATOR MODE 下选择 Functional,在SIMULATION INPUT
栏中指定波形激励文件，单击 Gencrator Functional Simulator Netist,生成功能仿真网
表文件。
四、实验现象
任务 1 : 逻辑符号生成
任务 2：采用基本逻辑门电路设计，异或设计半加器
任务 3、全加器设计
标签： #实验报告
摘要：
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加法器实验报告 篇一：加法器实验报告 实验_＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1.掌握1 位全加器的设计2.学会1位加法器的展扩 【实验内容】 1.设计1位全加器 2.将1位全加器展扩为4 位全加器3.使4位的全加器能做加减法运算 【操作步骤】 1.1位全加器的设计 （1 ）写出1位全加器的真表值 （2 ）根据真表写出表达式并化值简 （3 ）画出路逻辑电 （4 ）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5 ）如果路正确，将路行封装以用于下一个电设计该电进环节2.将1位全加器扩展为4位全加器 （...
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